崗位名稱(chēng)：FPGA開(kāi)發(fā)驗(yàn)證工程師（2人）
用工方式：勞務(wù)派遣
投遞郵箱：yhu@cnic.cn
崗位職責(zé)：
1、負(fù)責(zé)FPGA模塊開(kāi)發(fā)，參與項(xiàng)目需求分析，協(xié)助進(jìn)行核心模塊的詳細(xì)設(shè)計(jì)，并完成代碼開(kāi)發(fā)；
2、協(xié)助核心模塊RTL設(shè)計(jì)驗(yàn)證，完成FPGA系統(tǒng)仿真和板級(jí)調(diào)試及系統(tǒng)調(diào)試，撰寫(xiě)相關(guān)文檔；
3、分析并解決開(kāi)發(fā)、調(diào)試過(guò)程中遇到的問(wèn)題。
任職要求：
1、本科及以上學(xué)歷，電子、微電子、通信、計(jì)算機(jī)科學(xué)等相關(guān)專(zhuān)業(yè)背景；
2、熟悉Altera/Xilinx/Lattice等公司芯片開(kāi)發(fā)環(huán)境及仿真調(diào)試工具；
3、熟悉Verilog HDL語(yǔ)言和時(shí)序約束、時(shí)序分析、時(shí)序優(yōu)化方法；
用工方式：項(xiàng)目聘用
投遞郵箱：yhu@cnic.cn
崗位職責(zé)：
1、負(fù)責(zé)FPGA系統(tǒng)設(shè)計(jì)、關(guān)鍵技術(shù)研究，參與項(xiàng)目需求分析，研究落實(shí)項(xiàng)目技術(shù)細(xì)節(jié)，牽頭核心模塊的詳細(xì)設(shè)計(jì)；
2、獨(dú)立負(fù)責(zé)較復(fù)雜FPGA單元架構(gòu)設(shè)計(jì)和RTL設(shè)計(jì)驗(yàn)證，完成FPGA系統(tǒng)仿真和板級(jí)調(diào)試及系統(tǒng)調(diào)試，撰寫(xiě)FPGA架構(gòu)及單元模塊設(shè)計(jì)和驗(yàn)證文檔；
3、分析并解決開(kāi)發(fā)、調(diào)試過(guò)程中遇到的問(wèn)題。
任職要求：
1、碩士及以上學(xué)歷，電子、微電子、通信、計(jì)算機(jī)科學(xué)等相關(guān)專(zhuān)業(yè)背景；
2、3年及以上FPGA/ASIC開(kāi)發(fā)經(jīng)驗(yàn)；
3、熟悉Altera/Xilinx/Lattice等公司芯片開(kāi)發(fā)環(huán)境及仿真調(diào)試工具；
4、精通Verilog HDL語(yǔ)言和時(shí)序約束、時(shí)序分析、時(shí)序優(yōu)化方法；
5、具有良好的表達(dá)溝通能力和文檔書(shū)寫(xiě)能力、良好協(xié)作意識(shí)和團(tuán)隊(duì)合作精神；
用工方式：勞務(wù)派遣
投遞郵箱：yhu@cnic.cn
崗位職責(zé)：
1、負(fù)責(zé)FPGA模塊開(kāi)發(fā)，參與項(xiàng)目需求分析，協(xié)助進(jìn)行核心模塊的詳細(xì)設(shè)計(jì)，并完成代碼開(kāi)發(fā)；
2、協(xié)助核心模塊RTL設(shè)計(jì)驗(yàn)證，完成FPGA系統(tǒng)仿真和板級(jí)調(diào)試及系統(tǒng)調(diào)試，撰寫(xiě)相關(guān)文檔；
3、分析并解決開(kāi)發(fā)、調(diào)試過(guò)程中遇到的問(wèn)題。
任職要求：
1、本科及以上學(xué)歷，電子、微電子、通信、計(jì)算機(jī)科學(xué)等相關(guān)專(zhuān)業(yè)背景；
2、熟悉Altera/Xilinx/Lattice等公司芯片開(kāi)發(fā)環(huán)境及仿真調(diào)試工具；
3、熟悉Verilog HDL語(yǔ)言和時(shí)序約束、時(shí)序分析、時(shí)序優(yōu)化方法；
4、具有良好的表達(dá)溝通能力和文檔書(shū)寫(xiě)能力、良好協(xié)作意識(shí)和團(tuán)隊(duì)合作精神。
崗位名稱(chēng)：FPGA研發(fā)工程師（1人）
用工方式：項(xiàng)目聘用
投遞郵箱：yhu@cnic.cn
崗位職責(zé)：
1、負(fù)責(zé)FPGA系統(tǒng)設(shè)計(jì)、關(guān)鍵技術(shù)研究，參與項(xiàng)目需求分析，研究落實(shí)項(xiàng)目技術(shù)細(xì)節(jié)，牽頭核心模塊的詳細(xì)設(shè)計(jì)；
2、獨(dú)立負(fù)責(zé)較復(fù)雜FPGA單元架構(gòu)設(shè)計(jì)和RTL設(shè)計(jì)驗(yàn)證，完成FPGA系統(tǒng)仿真和板級(jí)調(diào)試及系統(tǒng)調(diào)試，撰寫(xiě)FPGA架構(gòu)及單元模塊設(shè)計(jì)和驗(yàn)證文檔；
3、分析并解決開(kāi)發(fā)、調(diào)試過(guò)程中遇到的問(wèn)題。
任職要求：
1、碩士及以上學(xué)歷，電子、微電子、通信、計(jì)算機(jī)科學(xué)等相關(guān)專(zhuān)業(yè)背景；
2、3年及以上FPGA/ASIC開(kāi)發(fā)經(jīng)驗(yàn)；
3、熟悉Altera/Xilinx/Lattice等公司芯片開(kāi)發(fā)環(huán)境及仿真調(diào)試工具；
4、精通Verilog HDL語(yǔ)言和時(shí)序約束、時(shí)序分析、時(shí)序優(yōu)化方法；
5、具有良好的表達(dá)溝通能力和文檔書(shū)寫(xiě)能力、良好協(xié)作意識(shí)和團(tuán)隊(duì)合作精神；
6、具備網(wǎng)絡(luò)芯片架構(gòu)設(shè)計(jì)經(jīng)驗(yàn)者優(yōu)先，有國(guó)產(chǎn)FPGA開(kāi)發(fā)經(jīng)驗(yàn)者優(yōu)先。
信息來(lái)源于網(wǎng)絡(luò)，如有變更請(qǐng)以原發(fā)布者為準(zhǔn)。
來(lái)源鏈接：
http://www.cnic.cas.cn/rcdw/rczp/szyxz/202403/t20240315_7036220.html
為防止簡(jiǎn)歷投遞丟失請(qǐng)抄送一份至：boshijob@126.com（郵件標(biāo)題格式：應(yīng)聘職位名稱(chēng)+姓名+學(xué)歷+專(zhuān)業(yè)+中國(guó)博士人才網(wǎng)）
中國(guó)-博士人才網(wǎng)發(fā)布
聲明提示：凡本網(wǎng)注明“來(lái)源：XXX”的文/圖等稿件，本網(wǎng)轉(zhuǎn)載出于傳遞更多信息及方便產(chǎn)業(yè)探討之目的，并不意味著本站贊同其觀點(diǎn)或證實(shí)其內(nèi)容的真實(shí)性，文章內(nèi)容僅供參考。
